4 stroud c , wijesuriya s , hamilton c , abramovici m . built - in self - test of fpga interconnect 在第一个阶段,一些le包含着cut ,而且其他的le包含着bist体系结构。
Jx5 microprocessor ’ s testing structure comprises built - in self - test ( bist ) , boundary scan and internal scan Jx5微处理器的测试结构由bist 、边界扫描和内部扫描三部分组成。
3 renovell m , figueras j , zorian y . test of ram - based fpga : methodology and application to the interconnect 三是一个bist体系结构就可以测试全部的le 。我们的fpga测试方法就属于此类。
Built - in self - test of logic blocks in fpgas finally , a free lunch : bist without overhead ! . in proc . vlsi test symp . , 对于一个具有4输入lut的fpga来说,这与lut测试需要8次配置形成了鲜明的对比。
7 huang w k , meyer f j , park n , lombardi f . testing memory modules in sram - based configurable fpgas 对于lut的测试来说,我们使用bist体系结构。 tpg和cut同时进行测试,因此,重复进行配置就没有必要了。
Our approach employs a fast estimation methodology in order to avoid exhaustive search and to speed - up the calculation process 因此假设在混合bist方法中,我们将会为伪随机序列产生器选择最好的特征多项式。
6 sugihara m , date h , yasuura h . analysis and minimization of test time in a combined bist and external test approach . in proc 换句话说,一个更长的伪随机向量将会导致更长的测试时间,而与此同时会减少存储确定型向量的存储空间。
12 jervan g , peng z , ubar r , kruus h . a hybrid bist architecture and its optimization for soc testing . in proc . ieee 3rd int 在我们的方案中,为了找到最优的解决方案,在测试向量集中不同类型的测试开销关系被当作混合bist结构的开销函数被引入。
15 jervan g , eles p , peng z et al . test time minimization for hybrid bist of core - based systems . asian test symposium , xian , 2003 , pp . 318 - 323 最终,基于我们的评估方法,我们提出一个迭代算法,该算法在满足内存大小约束的同时最小化了测试时间。
In this paper we use the bist in the testing of the ssrams in estarl according to the characteristics of the structure and get almost 100 % fault coverage 本文针对estar1内部ssram的结构特点,实现了存储器自测试,得到了将近100的故障覆盖率。